1.信号完整性

    现在的高速数字系统的时钟频率可能高达数百兆Hz，其快斜率瞬变和极高的工作频率，以及很大的电路密集度，必将使得系统表现出与低速设计截然不同的行为，出现了信号完整性问题。破坏了信号完整性将直接导致信号失真、定时错误，以及产生不正确数据、地址和控制信号，从而造成系统误工作甚至导致系统崩溃。因此，信号完整性问题已经越来越引起高速数字电路设计人员的关注。
    如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。SI（Signal Integrity）解决的是信号传输过程中的质量问题，尤其是在高速领域，数字信号的传输不能只考虑逻辑上的实现，物理实现中数字器件开关行为的模拟效果往往成为设计成败的关键。

2.常见信号质量问题

1）过冲，产生原因主要因为其它相邻信号串扰， 器件驱动能力太强，没有匹配或者匹配不当。 主要通过PCB布线避开干扰源和耦合路径和增加电阻匹配来减小过冲。

2）毛刺（噪声），产生原因主要因为 PCB走线串扰（例如数据线和时钟线并行走线较长，信号线放置在晶振等干扰源附近）； 外界干扰，如地线噪声等； 逻辑出现竞争、冒险； 可以通过控制器件布局和PCB走线，信号远离干扰源；添加去耦电容或输出滤波等。滤波器件尽量靠近信号管脚；逻辑设计中添加冗余项，或者采用同步逻辑设计，避免竞争冒险几个办法解决。

3）回沟，主要因为匹配不当，信号放射回来形成回勾 原因，可以增加合适的匹配。一般来讲，对于单端信号，单板内信号可以加 33 欧电阻始端匹配，板间信号加 200 欧电阻匹配较合适。

4）信号边沿缓慢 , 主要因为驱动能力不够，或者负载过大（例如链路阻抗太大），可以通过提高驱动和减小负载解决。

5）振荡（回冲/振铃） ，主要因为匹配不当（例如匹配阻抗过大、过小），可以通过更改为合适的匹配电阻/阻抗。

6）建立、保持时间（Setup time & Hold time）主要因为设计时没有考虑清楚，设计出错。或者没有考虑到设计容限范围，在某些异常情况下（例如温度变化使得器件参数漂移）建立、保持时间不够。可以通过设计时把时钟从 FPGA/CPLD 中引出，在设计裕度不够时可以调节；对于时钟边沿采样信号，尽量使得采样时钟边沿在数据的中间，这样尽管器件参数漂移，设计上还是有较大的裕度。

3.产生信号质量的其它原因

串扰
串扰表现为在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。串扰的表现形式通常是毛刺。 信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。
电磁辐射
EMI(Electro-Magnetic Interference)即电磁干扰，产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行 EMI仿真的软件工具，但EMI仿真器都很昂贵，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。