Quartus FPGA开发工具也提供了上板调试信号的查看工具。在FPGA工程开发和仿真完成、上板调试时，可以查看芯片内部信号的真实情况，也可以向FPGA发送信号和数据。Quartus Prime Pro版本提供了ISSP和Signaltap两种上板调试工具，具体如下。

一、ISSP

ISSP（In-System Sources and Probes Intel FPGA IP）是一款提供了调试输入输出功能的IP核。其具有source和probe两种功能，source功能能够驱动FPGA内部的信号，probe功能能够实时观察FPGA内部的信号值。这个IP核具有的驱动能力使得它成为提供debug输入信号的主要手段之一。

要使用ISSP，我们首先需要在quartus中调用该IP核，并进行例化。调用IP核的IP parameter editor界面，可以修改source的宽度和初始值，以及probe的宽度。

随后我们需要在代码中对其进行调用，输入输出为需要驱动和观测的信号进行拼接，宽度不能超过IP设定的数据宽度。

在调用ISSP之后，运行compile design得到版本，烧写到FPGA开发板上。开发板需要通过JTAG与quartus连接，然后在quartus中打开tools -> in_system sources and probes editor。通过选定jtag信息来确定开发板，然后即可在这个界面进行实时波形的查看。可以进行的操作包括：

（1）点击“读出”按钮，可以读出一个时刻，或者持续读出目前source和probe的信号的实时值，以供查看和分析。

（2）在波形中点击source的某一位，可以改变当前source的信号的数据值，以供FPGA内部逻辑的使用。

通过使用ISSP，我们可以方便地在FPGA上板调试的过程中，对内部逻辑的部分信号的数值进行改变，并观察某一些信号的实时值。

二、signal tap logic analyzer

Signal tap logic analyzer是另一种抓信号进行查看的工具，可以简称STP。Signal tap logic analyzer相比ISSP，能够抓取数量更多的信号，在指定条件时抓取波形，可以查看波形的时间更长，但是不能对某个信号进行驱动，是只能读不能写的工具。

要使用signal tap logic analyzer，首先需要在工程中添加STP文件。在工程中点击tools -> signal tap logic analyzer，打开stp界面，具体如下所示。

STP中可以建立多个不同的探针。在每个探针中，可以添加多个信号。搜索信号名称时，可以选择搜索范围，并应当在信号名称前后填上通配符。

对于每一个探针，我们都需要指定它的时钟，时钟必须要与被抓的信号的时钟一致。每个探针具有采样深度，即可以记录下的信号波形的时钟周期数。STP采样需要消耗FPGA的RAM资源，且会影响时序，因此采样深度不宜过深。

完成所有设置后，需要保存并在本工程中使能该STP文件。也可以在工程的assignments -> settings来设置STP。

与ISSP一样，添加STP后，我们也需要重新编译工程，然后烧写到FPGA开发板中。在调试时，quartus中打开signal tap logic analyzer，界面与之前相同，但是使用方法有一定区别。

常见的使用流程为：

（1）首先需要通过jtag选择设备，如果没有烧写，可以在此烧写sof文件。

（2）设定触发条件。当开始抓取后，STP将持续监听被监测的信号，直到满足触发条件后开始抓取波形。可以设定为没有条件，也可以设为某个信号的某个上升沿/下降沿、某个总线信号的值等于条件等。也可以同时设置多个信号的条件，当所有条件都满足时才开始抓取。

（3）点击开始抓取的按钮，系统将持续监听，直到满足触发条件后开始抓取波形。抓取的时钟周期数为采样深度，波形将出现在data页。

（4）打开data页即可查看和分析波形，波形为采样条件前后的“采样深度”个时钟周期，可以在配置时设置这些时钟周期在采样条件前后的比例。波形例如下图所示。